เนื่องจากกฎของมัวร์กำลังมาถึงขีดจำกัดอีกครั้ง เทคโนโลยีหลายอย่าง โดยเฉพาะ Chiplets อาจเป็นกุญแจสำคัญในการขยายเวลาไปอีกหลายปี กฎของมัวร์ ซึ่งตั้งชื่อตามกอร์ดอน มัวร์ อดีตซีอีโอของ Intel ระบุว่าจำนวนทรานซิสเตอร์ในวงจรรวมจะเพิ่มเป็นสองเท่าทุกๆ สองปี การคาดการณ์นี้ใช้กันอย่างแพร่หลายในอุตสาหกรรมเซมิคอนดักเตอร์
โดยเฉพาะอย่างยิ่งสำหรับไมโครโปรเซสเซอร์ ผู้ผลิตใช้ “กฎหมาย” เพื่อกำหนดแผนงานและเป้าหมายการวิจัยและพัฒนา
เห็นได้ชัดว่าเพื่อดำเนินการต่อความหนาแน่นที่เพิ่มขึ้นและการย่อขนาดของเซมิคอนดักเตอร์ เทคโนโลยีใหม่จำนวนมากได้ปรากฏขึ้นในช่วง 55 ปีที่ผ่านมานับตั้งแต่มีการเสนอกฎของมัวร์เป็นครั้งแรก ในอดีต photomask หรือ reticle ของเวเฟอร์จำกัดขนาดสูงสุดของชิปตัวเดียว ดังนั้นผู้ผลิตและนักออกแบบจึงต้องใช้ชิปหลายตัวเพื่อทำหน้าที่ต่างๆ และในหลายกรณี พวกเขาติดตั้งชิปหลายตัวเพื่อจุดประสงค์เดียวกัน โดยเฉพาะแกนประมวลผลและโมดูลหน่วยความจำ
การบูรณาการโดยเฉพาะอย่างยิ่งสำหรับเทคโนโลยีเช่น System on a Chip (SoC) ทำให้สามารถรวมส่วนประกอบต่างๆ ได้หลายอย่าง SoC ช่วยให้สามารถสื่อสารระหว่างชิ้นส่วนต่างๆ ได้เร็วขึ้น ลดการใช้พลังงาน ปรับปรุงประสิทธิภาพของพื้นผิวแผ่นเวเฟอร์ ลดการใช้อสังหาริมทรัพย์ของบอร์ด และลดต้นทุน CHIPLETS สามารถเพิ่มขั้นตอนการปฏิบัติงานอีกขั้นในการขยายกฎหมายของมัวร์
เมื่อเร็วๆ นี้ที่งานแพลตฟอร์มนวัตกรรมแบบเปิดปี 2021 ของ TSMC James Huang รองประธานฝ่าย R&D ของ Alchip Technologies ได้โต้แย้งว่าชิปเล็ตและบรรจุภัณฑ์ขั้นสูงมีโครงสร้างต้นทุนที่แข่งขันได้เมื่อเทียบกับ SoC แบบเสาหิน ในขณะที่ยังคงประสิทธิภาพและการใช้พลังงานที่เปรียบเทียบได้ Huang อ้างถึงเทคโนโลยีสองชิ้นที่จะมีความสำคัญต่อการพัฒนาชิปเล็ต/บรรจุภัณฑ์: หนึ่งคือเทคโนโลยีที่ผสมผสาน 3DFabric และ CoWos ของ TSMC อีกอันคือ APLink die-to-die (D2D) I/0 ของ Alchip
Chiplets หมายถึงองค์ประกอบอิสระซึ่งประกอบเป็นชิปขนาดใหญ่ที่สร้างขึ้นจากแม่พิมพ์ขนาดเล็กหลายตัว ต้นทุนการผลิตที่เพิ่มขึ้นบนโหนดกระบวนการระดับแนวหน้าทำให้เกิดการพลิกกลับของแนวโน้มการรวม SoC การแยกส่วนประกอบออกเป็น “ชิปเล็ต” ที่มีขนาดเล็กลง กลายเป็นข้อได้เปรียบมากขึ้น เพื่อเพิ่มผลผลิตในแต่ละแผ่นเวเฟอร์
เพื่อให้การคาดการณ์ของกฎของมัวร์ถูกต้อง ชิปเล็ตจำเป็นต้องให้ประสิทธิภาพที่คล้ายคลึงกับ SoC APLink D2D I/0 ของ AIchip ช่วยให้รับส่งข้อมูลความเร็วสูงระหว่างชิปเล็ตหลายตัว APlink 1.0 sa gaming เครดิตฟรี50 ซึ่งกำหนดเป้าหมายไปที่กระบวนการ TSMC 12nm และ APlink 2.0 ซึ่งกำหนดเป้าหมายไปที่กระบวนการ 7nm อัตราสายคุณลักษณะ 1 Gbps และ 4 Gbps ตามลำดับ APLink 3.0 กำลังอยู่ในระหว่างการประเมินผลการทดสอบชิป โดยบรรลุอัตราสายเป้าหมายที่ 16Gbps
James Huang ให้ผู้ชมได้เห็นแผนงานของบริษัทเมื่อเขากล่าวถึง APLink 4.0 ที่กำลังจะมีขึ้น โดยมุ่งเป้าไปที่กระบวนการผลิต 3nm D2D APlink 4.0 IP จะรองรับการวางแนวทั้งเหนือ/ใต้ และตะวันออก/ตะวันตก และการจัดตำแหน่ง PHY แบบสมมาตรเพื่อลดความยาวของสาย D2D โทโพโลยีการเชื่อมต่อระหว่างกันจะมีบัส I/O แบบซิงโครนัสที่ทำงานด้วยแรงดันไฟฟ้าหลักมาตรฐาน IP จะทำงานที่ 12Tbps ต่อมาโคร PHY ด้วยความเร็วสูงสุด 16 Gbps ต่อ DQ line โดยมีเวลาแฝงเพียงห้านาโนวินาที เมื่อนำมารวมกันจะส่งผลให้การทำงานของระบบมีความน่าเชื่อถือ